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VHDL 디지털 회로설계 : Xilinx webpack 활용 = VHDL digital circuit design

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도서 상세정보
자료유형 :	단행본
ISBN :	8989559626
분류기호 :	621.3815
개인저자 :	강희훈
서명/저자사항 :	VHDL 디지털 회로설계= VHDL digital circuit design: Xilinx webpack 활용/ 강희훈...[等著].
발행사항 :	서울: 학술정보, 2006.
형태사항 :	751p.: 삽도; 26cm.
일반주기 :	권말부록으로 '자이링스 합성 기술(XST)', '모델심 튜토리얼' 등 수록
언어	한국어

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해군사관학교

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KMO200602455 권 호 :
발행년 : 2006
발행처 : 학술정보

서 명 : VHDL 디지털 회로설계=VHDL digital circuit design:Xilinx webpack 활용

목차
목차
제1편 자일링스 웹팩 활용
Chapter 1 PLD와 구현도구
1. 프로그래밍 가능한 소자들 = 15
2. 설계 과정 = 27
3. Xiiinx Webpack ISE을 이용한 설계 흐름 = 32
4. 자이링스 웹팩 개요 = 45
Chapter 2 자이링스 웹팩 ISE
0. 자이링스 웹팩 다운로드 = 52
1. Xilinx WebPACK ISE = 53
2. 설치하기 = 61
3. 프로젝트 네비게이터 인터페이스 = 75
4. 합성 도구 개요 = 82
Chapter 3 텍스트 편집기
1. 텍스트 편집기 시작하기 = 84
2. 프로젝트에 새로운 VHDL 소스 추가 = 86
3. 텍스트 편집기 도구 = 88
Chapter 4 스케메틱 편집기
1. 스케메틱 편집기 시작하기 = 93
2. 프로젝트에 소스 추가 = 95
3. 스케메틱 편집기의 메뉴바, 툴바 사용 = 108
4. 시뮬레이션 수행 = 119
5. 모델심을 이용한 시뮬레이션 수행 = 130
Chapter 5 KOT-1200의 Training Kit의 개요
1. KOT-1200의 특징 = 136
2. 전체 블록도 및 핀 배치도 = 138
3. 입출력 기능 = 149
Chapter 6 자이링스 웹팩을 이용한 설계개요
1. 7-세그먼트 디코더 = 162
Chapter 7 텍스트 편집기를 이용한 설계
1. VHDL를 이용한 논리 회로 설계 과정 = 174
2. VHDL 문법 체킹 = 179
3. VHDL 오류 수정 = 181
4. 설계한 논리 회로 합성 = 183
5. FPGA에 논리 회로 구현 = 186
6. 구현 확인 = 188
7. 합성된 논리 회로의 입출력 단자 할당 = 190
8. 칩 보기 = 197
9. 비트스트림 생성 = 204
10. 비트스트림 다운로드 = 205
Chapter 8 계층적 구조 설계
1. 표시가 가능한 계수기 설계 = 212
2. 새로운 디자인 시작 = 213
3. 계수기 추가 = 217
4. 통합 = 222
5. 설계 핀 할당 = 247
6. 합성 디자인에 대한 논리 회로 합성 = 253
7. FPGA내 논리 회로 구현 = 254
8. 구현 검사 = 255
9. 타이밍 검사 = 257
10. 비트스트림 생성 = 260
11. 비트스트림 다운로드 = 266
12. 구현된 회로 검증 = 278
제2편 VHDL 기초와 활용
Chapter 1 VHDL
1. 개요 = 281
2. 순차 프로그래밍 = 282
3. 병행 프로그래밍 = 283
4. VHDL을 이용한 하드웨어 모델링 방법 = 283
5. VHDL의 특징 = 285
Chapter 2 VHDL 코드의 구조
1. 기본적인 VHDL 유닛들 = 288
2. 라이브러리 선언 = 290
3. 엔터티(ENTITY) = 292
4. 아키텍쳐(ARCHITECTURE) = 293
5. 기본 예제 = 294
Chapter 3 자료형
1. 사전 정의된 자료형 = 303
2. 사용자 정의된 데이터형 = 308
3. 부자료형 = 309
4. 배열 = 310
5. 포트 배열 = 314
6. 기록형 = 316
7. 부호있는 자료형과 부호없는 자료형 = 316
8. 데이터 변환 = 319
Chapter 4 연산자와 속성
1. 연산자 = 325
2. 사용자 정의된 속성 = 330
3. 연산자 중복 = 331
4. 제너릭 = 332
5. 연산자의 정리 = 337
Chapter 5 병행 코드
1. 병행과 순차 = 339
2. 연산자 사용 = 342
3. WHEN문 = 344
4. GENERATE문 = 355
5. BLOCK문 = 359
Chapter 6 순차 코드
1. 프로세스 = 364
2. 신호와 변수 = 367
3. IF문 = 367
4. WAIT 구문 = 371
5. CASE문 = 375
6. LOOP문 = 381
7. CASE 대 IF문 = 389
8. CASE문과 WHEN문 = 390
9. Bad Clocking = 391
10. 조합회로를 설계하기 위해서 순차코드를 사용 = 396
Chapter 7 신호와 변수
1. 상수 = 400
2. 신호 = 401
3. 변수 = 403
4. 신호와 변수 = 405
5. 레지스터 수 = 414
Chapter 8 상태 머신들
1. 상태 머신도 개요 = 427
2. 설계 스타일 #1 = 429
3. 설계 스타일 #2(저장된 출력) = 438
4. 엔코딩 유형 = 451
Chapter 9 부가적인 회로 설계
1. 배럴 시프터 = 454
2. 부호있는 비교기와 부호없는 비교기 = 457
3. 캐리 리플 덧셈기와 캐리 룩 어헤드 = 461
4. 고정점 나눗셈 연산 = 466
5. 자동판매기 제어기 = 471
6. 직렬 데이터 수신기 = 478
7. 병렬／직렬 변환기 = 481
8. 7-Segment 표시기 게임 = 483
9. 신호 발생기 = 488
10. 메모리 설계 = 491
Chapter 10 패키지와 컴포넌트
1. 개요 = 497
2. 패키지 = 498
3. 컴포넌트 = 500
4. PORT MAP = 510
5. CENERIC MAP = 511
Chapter 11 함수와 프로시저
1. 함수 = 519
2. 함수의 위치 = 523
3. 프로시저 = 532
4. 프로시저의 위치 = 534
5. 함수와 프로시저의 비교 요약 = 537
6. ASSERT = 538
제3편 부록
Appendix A 자이링스 합성 기술(XST)
1. 개요 = 543
2. VHDL에서의 객체들 = 553
3. 연산자 = 554
4. 엔터티와 아키텍쳐 기술 = 555
5. 조합 회로 = 561
6. 다중 Wait 구문 기술 = 576
Appendix B 모델심 튜토리얼
1. 개요 = 594
2. 기본적인 시뮬레이션 = 598
3. 모델심 프로젝트 = 612
4. 폴더로 프로젝트 조직화 = 619
5. Working with multiple libraries = 626
6. Wave window내 시뮬레이션 관찰 = 637
7. 메모리 관측하기와 초기화 = 646
8. 모델심 자동화 = 665
Appendix C 디지털 시스템 VHDL 코드 소스
1. TTL 소자 구현 VHDL 코드 = 673
2. 디지털 시계 구현 VHDL 코드 = 696
3. QPSK 송수신기 구현 VHDL 코드 = 716
4. DQPSK 송수신기 구현 VHDL 코드 = 748